Anslut till Senaste Tekniska Nyheter, Bloggar, Recensioner

TSMC förbereder fem 3nm processteknologier, lägger till FinFlex för designflexibilitet

Taiwan Semiconductor Manufacturing Co. på torsdagen startade sitt 2022 TSMC Technology Symposium, där företaget traditionellt delar med sig av sina processteknologiska färdplaner såväl som sina framtida expansionsplaner. En av de viktigaste sakerna som TSMC tillkännager idag är dess ledande noder som tillhör dess N3 (3 nm klass) och N2 (2nm klass) familjer som kommer att användas för att göra avancerade CPU:er, GPU:er och SoC:er under de kommande åren .

N3: Fem noder under de kommande tre åren

I takt med att tillverkningsprocesserna blir mer komplexa, blir deras sökvägs-, forsknings- och utvecklingstider också utsträckta, så vi ser inte längre en helt ny nod som dyker upp vartannat år från TSMC och andra gjuterier. Med N3 kommer TSMC:s nya nodintroduktionskadens att expandera till cirka 2,5 år, medan den med N2 kommer att sträcka sig till cirka tre år.

Detta innebär att TSMC kommer att behöva erbjuda förbättrade versioner av N3 för att möta behoven hos sina kunder som fortfarande letar efter en förbättring av prestanda per watt samt transistordensitetsförändringar varje år eller så. En annan anledning till att TSMC och dess kunder behöver flera versioner av N3 är att gjuteriets N2 är beroende av helt nya gate-all-around fälteffekttransistorer (GAA FET) implementerade med hjälp av nanosheets, vilket förväntas komma med högre kostnader, ny design metoder, ny IP och många andra förändringar. Medan utvecklare av avancerade chips kommer att vara snabba att hoppa till N2, kommer många av TSMC:s mer rank & file-kunder att hålla sig till olika N3-teknologier i många år framöver.

På sitt TSMC Technology Symposium 2022 talade gjuteriet om fyra N3-härledda tillverkningsprocesser (för totalt fem 3 nm-klassnoder) – N3E, N3P, N3S och N3X – som kommer att introduceras under de kommande åren. Dessa N3-varianter är planerade att leverera förbättrade processfönster, högre prestanda, ökade transistortätheter och förstärkta spänningar för ultrahögpresterande applikationer. Alla dessa teknologier kommer att stödja FinFlex, en TSMC “hemlig sås”-funktion som avsevärt förbättrar deras designflexibilitet och tillåter chipdesigners att exakt optimera prestanda, strömförbrukning och kostnader.











Annonserade PPA-förbättringar av ny processteknik
Data som meddelas under konferenssamtal, evenemang, presskonferenser och pressmeddelanden
TSMC
N4
mot
N5
N4P
mot
N5
N4P
mot
N4
N4X
mot
N5
N4X
mot
N4P
N3
mot
N5
N3E
mot
N5
Kraft lägre -22 % ? ? -25-30 % -34 %
Prestanda högre +11 % +6 % +15 %
eller
Mer
+4 %
eller mer
+10-15 % +18 %
Logisk område

Reduktion* %

Logisk densitet*

0,94x

-6 %

1,06x

0,94x

-6 %

1,06x

?

?

0,58x

-42 %

1,7x

0,625x

-37,5 %

1,6x

Volym
Tillverkning
2022 2023 H2 2022 2023 2023 H2 2022 Q2/Q3 2023

*Observera att TSMC först började publicera transistortensitetsförbättringar för analog, logisk och SRAM separat runt 2020. Vissa av siffrorna återspeglar fortfarande “blandad” densitet bestående av 50 % logik, 30 % SRAM och 20 % analog.

N3 och N3E: On Track för HVM

TSMC:s första nod i 3 nm-klassen heter N3 och den här är på väg att starta högvolymtillverkning (HVM) under andra halvan av detta år. Faktiska chips kommer att levereras till kunder i början av 2023. Den här tekniken riktar sig mest till tidiga användare (läs: Apple och liknande) som kan investera i ledande design och som skulle dra nytta av prestanda, kraft, area (PPA) fördelar som erbjuds av ledande noder. Men eftersom den är skräddarsydd för särskilda typer av applikationer, har N3 ett relativt smalt processfönster (en rad parametrar som ger ett definierat resultat), vilket kanske inte är lämpligt för alla applikationer när det gäller avkastning.

Det är då N3E kommer in i bilden. Den nya tekniken förbättrar prestandan, sänker effekten och ökar processfönstret, vilket resulterar i högre avkastning. Men avvägningen är att noden har en något reducerad logikdensitet. Jämfört med N5 kommer N3E att erbjuda en 34% minskning av strömförbrukningen (vid samma hastighet och komplexitet) eller en 18% prestandaförbättring (vid samma effekt och komplexitet), och kommer att öka logiktransistordensiteten med 1,6x.

Det är anmärkningsvärt att, baserat på data från TSMC, kommer N3E att erbjuda högre klockhastigheter än till och med N4X (förfaller 2023). Men den senare kommer också att stödja ultrahöga drivströmmar och spänningar över 1,2V, då den kommer att kunna erbjuda oslagbar prestanda, men med mycket hög strömförbrukning.

I allmänhet ser N3E ut att vara en mer mångsidig nod än N3, vilket är anledningen till att det inte är förvånande att TSMC har fler “3nm tape outs” vid denna tidpunkt än den hade med sin 5 nm-klassnod vid en liknande utvecklingspunkt. .

Riskproduktion av chips som använder N3E kommer att starta under de kommande veckorna (dvs. under Q2 eller Q3 2022) med HVM inställd på mitten av 2023 (återigen, TSMC avslöjar inte om vi pratar om Q2 eller Q3). Så förvänta dig att kommersiella N3E-chips kommer att finnas tillgängliga i slutet av 2023 eller början av 2024.

N3P, N3S och N3X: Prestanda, densitet, spänningar

N3:s förbättringar slutar inte med N3E. TSMC kommer att presentera N3P, en prestandaförbättrad version av dess tillverkningsprocess, samt N3S, densitetsförbättrande smaken av denna nod, någon gång runt 2024. Tyvärr avslöjar TSMC för närvarande inte vilka förbättringar dessa varianter kommer att erbjuda jämfört med till baslinjen N3. Faktum är att på sitt Technology Symposium 2022 visade TSMC inte ens N3S i sin färdplan och det nämndes bara av Kevin Zhang i en konversation. Med allt detta i åtanke är det verkligen ingen bra affär att försöka gissa egenskaper hos N3S.

Slutligen, för de kunder som behöver ultrahög prestanda oavsett strömförbrukning och kostnader, kommer TSMC att erbjuda N3X, som i grunden är en ideologisk efterföljare till N4X. Återigen, TSMC avslöjar inte detaljer om denna nod annat än att den kommer att stödja höga drivströmmar och spänningar. Vi kan spekulera i att N4X skulle kunna använda backside power leverans, men eftersom vi talar om en FinFET-baserad nod och TSMC bara kommer att implementera backside power rail i nanosheet-baserad N2, är vi inte säkra på att så är fallet. Ändå har TSMC förmodligen ett antal ess i rockärmen när det kommer till spänningsökningar och prestandaförbättringar.

FinFlex: N3:s hemliga sås

På tal om förbättringar bör vi definitivt nämna TSMC:s hemliga sås för N3: FinFlex-teknik. Kort sagt tillåter FinFlex chipdesigners att exakt skräddarsy sina byggstenar för högre prestanda, högre densitet och lägre effekt.

Uppdatering 17/6: Den första versionen av berättelsen refererade felaktigt till standardceller och block som transistorer, vilket har korrigerats.

När du använder en FinFET-baserad nod kan chipdesigners välja mellan olika bibliotek som använder olika standardceller. En standardcell är den mest grundläggande byggstenen som utför en boolesk logik eller lagringsfunktion och består av en grupp transistorer och sammankopplingar. Ur matematisk synvinkel kan samma funktion utföras (med samma resultat) med en standardcell med olika konfigurationer. Men ur tillverknings- och driftssynpunkt kännetecknas olika standardcellkonfigurationer av olika prestanda, strömförbrukning och yta. När utvecklare behöver minimera formstorleken och spara ström till bekostnad av prestanda, använder de små standardceller. Men när de behöver maximera prestandan vid kompromissen mellan formstorlek och högre effekt, använder de stora standardceller.

För närvarande måste chipdesigners hålla sig till ett bibliotek/standardceller antingen för hela chippet eller hela blocket i en SoC-design. Till exempel kan CPU-kärnor implementeras med 3-2 fenblock för att få dem att köras snabbare, eller 2-1 fena standardceller för att minska deras strömförbrukning och fotavtryck. Detta är en rättvis avvägning, men det är inte idealiskt för alla fall, särskilt när vi talar om noder av 3 nm-klass som kommer att vara dyrare att använda än befintliga teknologier.

För N3 kommer TSMC:s FinFlex-teknologi att tillåta chipdesigners att blanda och matcha olika typer av standardceller inom ett block för att exakt skräddarsy prestanda, strömförbrukning och yta. För komplexa strukturer som CPU-kärnor ger sådana optimeringar många möjligheter att öka kärnprestandan samtidigt som de optimerar formstorlekarna. Så vi är angelägna om att se hur SoC-designers kommer att kunna dra fördel av FinFlex i den hotande N3-eran.

FinFlex är inte ett substitut för nodspecialisering (prestanda, densitet, spänningar) eftersom processteknologier har större skillnader än biblioteken eller transistorstrukturerna inom en enda processteknologi, men FinFlex ser ut att vara ett bra sätt att optimera prestanda, effekt och kostnader för TSMC:s N3-nod. I slutändan kommer denna teknik att föra flexibiliteten hos FinFET-baserade noder lite närmare den för nanosheet/GAAFET-baserade noder, som är planerade att erbjuda justerbara kanalbredder för att få högre prestanda eller minska strömförbrukningen.

Sammanfattning

Precis som TSMC:s N7 och N5 kommer N3 att vara ytterligare en familj av långvariga noder för världens största kontrasttillverkare av halvledare. Speciellt med hoppet till nanoarkbaserade GAAFET:er som kommer upp vid 2nm för TSMC, kommer 3nm-familjen att vara den sista familjen av “klassiska” ledande FinFET-noder från företaget, och en som många kunder kommer att hålla fast vid i flera år (eller mer). Vilket i sin tur är anledningen till att TSMC förbereder flera versioner av N3 skräddarsydda för olika applikationer – såväl som FinFlex-teknik för att ge chipdesigners lite extra flexibilitet med sina konstruktioner.

De första N3-chippen kommer att gå in i produktion under de kommande månaderna och kommer till marknaden i början av 2023. Samtidigt kommer TSMC att fortsätta producera halvledare med sina N3-noder långt efter att de introducerat sin N2-processteknik 2025.