Vid sitt nordamerikanska teknologisymposium 2023 idag har TSMC avslöjat ytterligare detaljer om sina planer för sina kommande N2 2nm-klass produktionsnoder 2025 – 2026 och framåt. TSMC:s N2-familj av tillverkningsteknologier kommer att utökas med ytterligare varianter, inklusive N2P med baksidans kraftleverans och N2X för högpresterande datoranvändning. Mellan dessa kommande N2-generationsprocessnoder lägger TSMC ut en färdplan för att fortsätta sin obevekliga takt med att öka transistorprestandaeffektiviteten, optimera strömförbrukningen och förbättra transistordensiteten.
N2 blir tätare
TSMC:s initiala N2-tillverkningsprocess, som introducerades förra året, kommer att bli gjuteriets första nod att använda gate-all-around (GAAFET) transistorer, som TSMC kallar Nanosheet-transistorer. GAAFETs fördelar jämfört med nuvarande FinFET-transistorer inkluderar sänkt läckström (eftersom grindar finns på alla fyra sidor av kanalen), samt möjligheten att justera kanalbredden för högre prestanda eller lägre strömförbrukning.
När den här tekniken introducerades förra året sa TSMC att den skulle förbättra transistorprestanda med 10 % till 15 % med samma effekt och komplexitet, eller minska strömförbrukningen med 25 % till 30 % vid samma klocka och transistorantal. Företaget säger också att N2 kommer att erbjuda “blandade” spåndensiteter på över 15 % större än N3E, vilket är en ökning från den 10 % densitetsökning som tillkännagavs förra året.
Idag sa företaget att N2-teknologiutvecklingen är på rätt spår och noden kommer att gå in i högvolymproduktion 2025 (förmodligen mycket sent 2025). Företaget sa också att dess Nanosheet GAA-transistorprestanda uppnår bättre än 80% av sina målspecifikationer två år innan de går in i HVM, och att den genomsnittliga avkastningen för en 256Mb SRAM-test-IC är över 50%.
“TSMC nanosheet-teknologi visade utmärkt strömeffektivitet och lägre Vmin, som passar bäst för energieffektivt beräkningsparadigm”, lyder ett uttalande från TSMC.
| Annonserade PPA-förbättringar av ny processteknik Data som meddelas under konferenssamtal, evenemang, presskonferenser och pressmeddelanden |
|||||
| TSMC | |||||
| N5 mot N7 |
N3 mot N5 |
N3E mot N5 |
N2 mot N3E |
||
| Kraft | -30 % | -25-30 % | -34 % | -25-30 % | |
| Prestanda | +15 % | +10-15 % | +18 % | +10-15 % | |
| Spåndensitet* | ? | ? | ~1,3X | >1,15X | |
| Volym Tillverkning |
Q2 2022 | H2 2022 | Q2/Q3 2023 | H2 2025 | |
*Chipdensitet publicerad av TSMC återspeglar “blandad” chipdensitet bestående av 50 % logik, 30 % SRAM och 20 % analog.
N2P får kraftleverans på baksidan 2026
TSMC:s N2-familj kommer att utvecklas och någon gång under 2026, när företaget planerar att introducera sin N2P-tillverkningsteknik. N2P som kommer att lägga till baksida power rails till N2:s Nanosheet GAA transistorer.
Strömförsörjningen på baksidan är avsedd att koppla bort I/O och strömkablar genom att flytta kraftskenor bakåt, för att ta itu med utmaningar som förhöjda viamotstånd i back-end-of-line (BEOL). Detta kommer i sin tur att förbättra transistorns prestanda och minska deras strömförbrukning. Dessutom eliminerar baksidans strömförsörjning viss potentiell störning mellan data och strömanslutningar.
Kraftleverans på baksidan är innovation vars betydelse är svår att överskatta. Chiptillverkare har kämpat mot motstånd i kretsar för chipkraftleverans i flera år, och backside power delivery-nätverk (PDN) är ännu en metod för att ta itu med dem. Dessutom hjälper frikoppling av PDN och dataanslutningar också med areaminskning, så förvänta dig att N2P ytterligare ökar transistortätheten jämfört med N2.
För närvarande avslöjar TSMC inga hårda siffror angående N2P:s prestanda, kraft och area (PPA) fördelar jämfört med N2. Men baserat på vad vi hör från branschkällor, kan baksidans kraftskenor enbart ge en ensiffrig effektförbättringar och tvåsiffriga transistordensitetsförbättringar.
TSMC säger att N2P är på väg att vara produktionsklar 2026, så vi kan spekulera i att de första N2P-baserade chipsen kommer att finnas tillgängliga 2027. Denna tidslinje skulle lägga TSMC ungefär två år efter konkurrenten Intel när det kommer till baksidakraft, förutsatt att de kan skicka sin egen 20A-process i tid 2024.
N2X: Ännu mer prestanda
Förutom N2P, som sannolikt kommer att vara en fungerande häst i TSMC:s 2nm generation av processer, förbereder TSMC även N2X. Detta kommer att vara en tillverkningsprocess som är skräddarsydd för högpresterande datorapplikationer (HPC) som avancerade processorer, som behöver ökade spänningar och klockor. Gjuteriet beskriver inte de specifika fördelarna med denna nod jämfört med N2, N2P och N3X, men som med alla prestandaförbättrade noder förväntas de faktiska fördelarna att avsevärt bero på hur mycket designteknologisamoptimering (DTCO) som utövas .
