Det finns en myt, ingrodd i många människors medvetande, att strömförbrukningen hos en processor är något som tillverkare plötsligt upptäcker när den hoppar från designfasen till förproduktionsfasen. Verkligheten är en helt annan, trots allt är en processor inget annat än en elektrisk krets i väldigt, väldigt liten skala. Så vi pratar om hur hur elektronerna rör sig genom kretsen är avgörande och är en del av den initiala processordesignen redan från början.
Hur mäts strömförbrukningen för någon processor?
Vi kan inte veta vad en processors exakta energiförbrukning är, eftersom en rad fysiska fenomen kan uppstå som varierar resultatet och är kända först när designen har tillverkats och därför går den från det konceptuella till det verkliga. Så en uppskattning görs, som hjälper ingenjörer att få en ungefärlig uppfattning om vad energiförbrukningen kommer att bli.
Den allmänna formeln är följande:
Effekt (watt) = antal logiska grindar * kapacitans * klockfrekvens * spänning i kvadrat.
Men det här är en mycket generisk uppskattning , inom samma processor kan designers använda olika typer av logiska grindar även inom samma typ och med olika förbrukningsnivåer. Men speciellt beror det på hur de olika logiska grindarna som utgör de olika elementen i processorn är kopplade till varandra. Det är här vi går in i Power Delivery Network eller PDN. Vilket är en del av designen av varje processor och syftar på hur kraften fördelas mellan de olika logiska grindarna.
Vad är Power Delivery Network?
Under designen av en processor nås den punkt där det är nödvändigt att organisera de olika blocken som utgör den och sammankoppla dem med varandra för kommunikation. Men varje element kräver ett flöde av elektrisk ström för att fungera. För vad händer när en byggnad byggs där distributionen av elnätet ska utformas, detsamma händer när en processor designas.
I en CPU är det som förbrukar mest sammankopplingarna, idag mellan de interna och externa sammankopplingarna i det inre går 3/4 av den interna förbrukningen av densamma bort och det är en av de största utmaningarna för ingenjörer idag. Vad gör det till en utmaning när man skapar nya processorer med fler och fler kärnor där inte bara kommunikationsgränssnittet, utan också när man matar de olika blocken av processorn.
Det spelar ingen roll om vi står framför 1 W-processorn på en smartphone, 45 W på en avancerad gaminglaptop eller 200 W på en serverprocessor. Alla har designats med ett specifikt Power Delivery Network. Vilket innebär att var och en av de hundratals miljonerna, men miljarderna, måste arbeta med rätt spänning. Om till exempel spänningen var för låg kunde data variera och processorn skulle inte bara arbeta med felaktiga data utan även påverka processorns stabilitet.
Vilka är de nuvarande utmaningarna när man designar ett PDN?
Allt eftersom tiden har gått har spänningen som både processorerna och minnena arbetar med sjunkit. Till en början gjordes designen av en komplett dator med hjälp av flera sammankopplade chips under TTL-gränssnittet, transistor-till-transistor-logik, med en spänning på 5 V. För närvarande med användning av FinFet-transistorer vid 7 nm rör vi oss runt 0,5 V och 1 V. Vilket resulterar i en utmaning för systemdesigners.
I en digital processor behandlas signalen på ett binärt sätt och därför fluktuerar spänningen mellan två spänningsvärden, det ena aktivt och det andra med processorn avstängd. Tack vare detta separeras värdena tillräckligt så att upp- och nedgångarna i samma inte slutar med att den skickade signalen förväxlas. Dock, med den allt lägre spänningen kommer ett problem och det är att för att mata de mest kraftfulla processorerna med tillräckligt med kraft måste vi öka mängden ampere som matar den. Eftersom förbrukningen av en elektronisk krets är proportionell mot kvadraten på dess spänning, har de flesta designers ägnat sig åt att hålla den så låg som möjligt inom specifikationen.
Paradigmet med låg spänning och hög strömstyrka är utmanande eftersom Det krävs fler kablar för att bära den större mängden ström som krävs. Att göra Power Delivery Network mer komplicerat än det borde vara, inte bara inom själva processorn utan även externt. Där organisationen av VRM:erna på moderkortet eller expansionskortet är viktig i det komplexa elektriska systemet.
Power Delivery Networks idag och i framtiden
Under de senaste åren har det vidtagits åtgärder för att spara energi och öka effektiviteten i processorer. Dessa inkluderar användningen av Power Delivery Networks byggda på ett modulärt sätt. Som är designade så att delar av processorn stängs av helt när de inte används för att dra mindre ström. Vi kan inte heller glömma mekanismerna som gör att spänningen hos en processor kan varieras dynamiskt för att fluktuera klockhastigheten och energiförbrukningen.
En processor som arbetar på 1 GHz med en spänning på 1,2 V kommer att fungera på samma sätt som en 0,6 V-processor med samma klockhastighet, men den kommer att förbruka 4 gånger mer för samma arbete. Det är därför många moderna CPU:er och GPU:er har sina Power Delivery Networks designade för att sänka spänningen till det minimum som krävs när klockhastigheten är låg. Detta ökar komplexiteten hos processorn, eftersom det är nödvändigt att designa processorn så att den kan arbeta med olika spänningar i sin design.
Processorer idag består av miljarder transistorer som bildar hundratals miljoner logiska grindar och med dem tiotals miljoner kombinations- och sekventiella system. Utformningen av PDN har därför blivit extremt mer komplex med tiden och om vi lägger till det vi nämnde för några rader sedan blir det därför en av de viktigaste delarna i designen av vilken processor som helst.
Saker och ting blir komplicerade med chiplets
Antagandet av chiplets innebär att Power Delivery Network inte bara är integrerat i var och en av chipletarna, utan också i interposern som interkommunicerar dem med varandra. Med tanke på att intercom är den mest energikrävande i en monolitisk processor och ledningarna i ett chipletsystem ökar dess längd mellan de olika chipletarna, så visar det sig att den största utmaningen ligger i fördelningen av kraften i dessa konfigurationer.
Lösningen? Det har kommit genom användningen av vertikala sammankopplingar, som är mycket kortare och är i större mängd. Det senare tillåter dem att arbeta med en lägre klockhastighet och därför med en lägre spänning. Något som är avgörande för att flytta den enorma mängd data som applikationer som artificiell intelligens eller grafikrendering kräver. Men samtidigt ställer detta till en rad problem i utformningen av interposers, som marknadsavdelningar vanligtvis inte pratar om offentligt, men som för ingenjörer blir en enorm huvudvärk.
Hur som helst, i chiplet-konceptet, trots att vi fysiskt har chip-skillnader, är faktiskt dess PDN utformad som om det vore en enda processor.