Tillsammans med Scott Wasson från Den tekniska rapporten och Kyle Bennett från HardOCP, vi hade nyligen lite tid att sitta ner och prata med AMD:s CTO Fred Weber om hans vision om framtiden för mikroprocessorer. Vi passade på att jämföra och kontrastera hans vision med våra diskussioner från årets Spring IDF som vi skrivit om.
Se till att läsa vår IDF Spring 2005 – Predicting Future CPU Architecture Trends-artikeln innan du fortsätter eftersom den ger en hel del bakgrundsinformation som är nödvändig för detta stycke.
ILP/TLP-debatten i AMD:s skor
När vi pratade med Intel på IDF hade vi det tydliga intrycket att fokus på att förbättra mikroprocessorprestanda som helhet hade skiftat ganska markant från ILP till TLP. För att uttrycka det enkelt och enkelt, att göra enskilda kärnor snabbare var inte längre högsta prioritet; snarare var det nya fokuset att få flera kärnor att arbeta tillsammans.
Webers inställning till ILP vs TLP tenderade att stämma överens med vad vi hade hört från Intel; TLP är framtiden och att använda ILP för att öka prestanda är vid en punkt med extremt minskad avkastning. Med det sagt, vi frågade Fred var han trodde att förbättringarna av ILP skulle ske framåt och han svarade med följande fyra områden:
- Frekvens
- Minska minneslatens
- Instruktionskombination
- Branch Prediction Latency
Freds främsta ökning för prestanda med enkel kärna, enkel tråd var klockfrekvensen, så vi kommer oundvikligen att se att klockhastigheten kommer att öka med tiden. Det är fullt möjligt att i kombination med en minskning av förutsägelsefördröjningen för grenar kommer framtida versioner av Athlon 64 att använda en förlängd pipeline för att nå högre driftfrekvenser. Om den paras ihop med Prescott-kaliber grenprediktorer, skulle en något djupare pipelined K8 ge ytterligare frekvensutrymme utan alltför mycket oro.
Bakom klockfrekvensen såg Weber att minska minneslatens som det andra viktiga sättet att öka prestanda för en kärna. Att minska minneslatensen i denna mening betyder i princip två saker:
- högre nivåer av cachehierarki, och
- bättre förhämtning.
Mer än en gång under våra samtal med Weber blev det klart att framtida AMD-processorer med flera kärnor kommer att fortsätta att ha sina L1- och L2-cacher åtskilda, men en delad L3-cache kommer så småningom att introduceras för att minska minneslatensen och hålla dessa kärnor matade.
Till Webers andra poäng kommer användningen av hjälptrådar (kompilator- eller programgenererade trådar som går ut och arbetar med att förhämta användbar data till cachen innan den efterfrågas) också förbättra enstaka kärnprestanda. Intel har pratat om att använda hjälptrådar sedan innan Hyper Threading, men det finns ingen aning om när vi kan förvänta oss implementering av hjälptrådar i verkligheten vid det här laget.
Ämnet med instruktionskombination var också intressant eftersom det är något som vi bara har sett användas i Pentium M (Micro-Ops Fusion). Weber kunde inte utveckla en AMD-implementering av någon form av instruktionskombination, men vi fick det tydliga intrycket att det är något som ligger i korten framöver. Det ser ut som om element från både AMD:s och Intels nuvarande arkitekturer kommer att forma morgondagens design.
Till slut lämnade Fred oss med följande: om du ser enstaka kärnprestanda förbättras med en takt på 40 % per 12 – 18 månader, kommer den nu att förbättras med ungefär hälften så mycket under överskådlig framtid.
