Vid nästa veckas årliga VLSI-symposium kommer Intel att presentera ett par mycket efterlängtade artiklar om deras framsteg med deras kommande PowerVia-chiptillverkningsteknologi – företagets underutvecklingsimplementering av baksidans kraftleveransnätverk. Tillsammans med Intels RibbonFET-teknik för gate-all-around-transistorer, är PowerVia och RibbonFET tänkta att fungera som Intels stora ett-två-punch till resten av kisellitografiindustrin, och introducerar två stora chipteknologier tillsammans som Intel tror kommer att sätta tillbaka dem i den fantastiska ledarpositionen. Tillsammans kommer de två teknologierna att vara ryggraden i Intels “ångström”-erans fab-noder, som kommer att gå in i högvolymtillverkning nästa år, vilket gör Intels framsteg med den nya tekniken till ett ämne av stor betydelse både inom och utanför företaget – och en som Intel vill ta upp.
När det kommer till Intels chiptillverkningsteknik kan insatserna för Intels FoU-grupper inte vara högre än de är just nu. Den mångårige ledaren för fabriken skulle ha gjort fel – upprepade gånger – och är nu mitt uppe i ett flerårigt försök att korrigera kursen, inte bara för att få tillbaka den ledarposition som de har förlorat, utan för att bryta sig in i kontraktstillverkning av chip på ett stort sätt.
Som ett resultat, även om VLSI-forskningsdokument normalt inte lockar massor av uppmärksamhet utifrån, är i synnerhet detta år ett stort undantag. Med RibbonFET och PowerVia som ska börja produceras nästa år, når Intel den punkt där de håller på att avsluta FoU-arbetet på den första generationen av dessa teknologier. Intel är nu vid den punkt där de, för sina kamrater inom VLSI-branschen, kan presentera sina första rön kring att producera ett komplext logiskt testchip. Och för Intels investerare och andra utomstående kan Intel visa de första verkliga bevisen på att deras ansträngningar att komma tillbaka på rätt spår mycket väl kan vara framgångsrika, vilket ger Intel en öppning för att ta ett steg före konkurrenterna som företaget i hög grad behöver.
För det ändamålet kommer Intel vid nästa veckas symposium att avslöja en hel del information om deras implementering av baksidans kraftleveransnätverksteknik, som de kallar PowerVia. Centralt för dessa papper är Blue Sky Creek, ett Intel “produktliknande” logiktestchip som implementerar baksidans kraftleverans på den EUV-aktiverade Intel 4-processteknologin. Med Blue Sky Creek har Intel för avsikt att visa att de inte bara har PowerVia som arbetar med en CPU i tid för tillverkning av hög volym nästa år, utan att prestanda och tillverkningsfördelar med baksidans kraftleverans är allt som Intel har lovat. Det räcker med att säga att Intel förbereder sig för att årets VLSI-konferens kommer att bli ett mycket stort ögonblick för företaget.
Bakgrund: Power Delivery på baksidan
Nätverk för strömförsörjning på baksidan (BSP/BS-PDN) är ett teknikkoncept som har varit tyst under utveckling under de senaste åren över hela chipfabriksindustrin. I likhet med EUV i de senaste fab-noder, ses BS-PDN som en viktig teknik för att fortsätta utveckla allt finare processnodteknologier, och som ett resultat förväntas det att alla ledande chipfabriker kommer att gå över till tekniken i framtiden.
Med det sagt flyttar de inte alla dit samtidigt. Intel förväntar sig att bli den första av de tre stora chipfabrikerna som producerar tekniken, vilket ger den till chip minst två år före sina konkurrenter. Som ett resultat är Intel i hög grad vägfinnaren för tekniken, som kommer med ingen brist på risker – men den kommer också med betydande belöningar för att få tekniken (och deras timing) korrekt. För Intel tror företaget att detta kommer att bli deras nya FinFET-ögonblick – en referens till Intels introduktion av FinFETs på 22nm 2012, vilket befäste Intels ledning på marknaden under flera år. Detta är särskilt viktigt eftersom Intel inte kommer att ha ett försprång över sina konkurrenter när det kommer till gate-all-around FET (GAAFET) timing, så BS-PDN/PowerVia kommer att bli Intels trumfkort i det fantastiska utrymmet för nästa några år.
Under tiden, för att till fullo förstå hur BS-PDN fungerar, är det bästa stället att börja att sammanfatta hur traditionell (frontside) kraftleverans fungerar, så att vi kan kontrastera det med de många förändringar som kommer med att bygga en BS-PDN wafer.
Tillverkningsprocessen för ett modernt kraftleveranschip på framsidan börjar med etsning av transistorlagret, M0. Detta är det minsta och mest invecklade lagret på en form, och det är där högprecisionsverktyg som EUV och multi-patterning behövs som mest. Kort sagt, det är det dyraste och mest komplexa lagret av chipet, vilket har betydande konsekvenser för både hur chips är konstruerade och hur de testas.
Utöver det läggs ytterligare metalllager till i ökande storlekar för att ta hänsyn till alla ledningar som behövs mellan transistorerna och olika delar av processorn (cache, buffertar, acceleratorer), samt tillhandahålla routing för ström som kommer in från ännu längre upp i processorn. stack. Intel liknar detta med att bygga en pizza, vilket är en grov analogi, men effektivt.
En modern högpresterande processor har vanligtvis allt från 10 till 20 metallskikt i sin design. Speciellt med Intel 4-processen finns det 16 lager för logik, allt från en pitch på 30 nm upp till 280 nm. Och så finns det ytterligare två “gigantiska metall”-lager ovanpå det bara för strömförsörjning och för att placera externa kontakter.
När en tärning har blivit helt fabbad och polerad, vänds tärningen sedan (gör detta till ett flip-chip) så att chipet kan prata med omvärlden. Denna flip placerar alla kontakter (ström och data) längst ner på chippet, medan transistorerna hamnar på toppen av chipet. När tillverkningen av flip chip väl bemästrades, gjorde detta chipfelsökning och kylning särskilt bekvämt, eftersom det gjorde det möjligt för felsökningsverktyg att enkelt komma åt det så viktiga transistorskiktet. Samtidigt blev de varma små grindarna också särskilt nära chipets kylare, vilket möjliggör relativt enkel överföring av värme ut och bort från ett chip.
Nackdelen med strömförsörjningen på framsidan är dock att det betyder att både ström- och signalledningar finns på samma sida av chippet. Båda ledningarna måste ta en betydande resa ner genom 15+ lager för att nå transistorerna, samtidigt som de konkurrerar om värdefullt utrymme och skapar interferens med varandra. Speciellt för strömledningarna är detta särskilt besvärligt, eftersom motståndet längs dessa ledningar gör att spänningen på den inkommande strömmen sjunker, vilket är känt som IR Drop/Droop-effekten.
Under större delen av chipfabbningens historia har detta inte varit ett stort problem. Men som så många andra aspekter av chipbyggande har problemet blivit mer och mer uttalat i takt med att storleken på chipfunktionerna har krympt. Det finns ingen uppenbar hård gräns här för kraftleverans på framsidan, men med tanke på hur mycket svårare det är att krympa chips för varje generation efter varandra, har problemet blivit för stort (eller snarare för dyrt) för att komma runt.
Och det för oss till baksidans kraftleverans. Om det orsakar problem att både signaler och ström kommer in på samma sida av chippet, varför inte skilja de två åt? Detta, i ett nötskal, är precis vad baksidans kraftleverans ser ut att lösa, genom att flytta alla strömanslutningar till andra sidan av wafern.
För Intels PowerVia-implementering av detta koncept vänder Intel bokstavligen en wafer upp och ner och polerar bort nästan allt kvarvarande kisel tills de når botten av transistorlagret. Vid den tidpunkten bygger Intel sedan metallskikten för kraftleverans på motsatt sida av chippet, liknande hur de tidigare skulle ha byggt dem på framsidan av chippet. Nettoresultatet är att Intel slutar med vad som i huvudsak är ett dubbelsidigt chip, med strömleverans på ena sidan och signalering på den andra.
På pappret (och i Intels papper) finns det i slutändan flera fördelar med att flytta till BS-PDN. Först och främst har detta en meningsfull inverkan på att förenkla konstruktionen av ett chip. Vi kommer till Intels specifika påståenden och rön om ett tag, men särskilt att notera här är att det gjorde det möjligt för Intel att slappna av densiteten hos deras M0-metallskikt. Istället för att kräva en 30 nm pitch på Intel 4, tillät Intels testnod för Intel 4 + PowerVia en 36 nm pitch. Det förenklar direkt det mest komplexa och dyra bearbetningssteget för hela chippet, och rullar tillbaka det till något närmare Intel 7-processen.
BS-PDN är också redo att leverera några blygsamma prestandaförbättringar för chips också. Att förkorta vägen för kraftleverans till transistorerna med något mer direkt hjälper till att motverka IR Droop-effekten, vilket resulterar i bättre kraftleverans till transistorlagret. Och att få ut alla dessa strömförsörjningskablar ur signallagren förbättrar även dessas prestanda, eliminerar strömstörningar och ger chipdesigners mer utrymme att optimera sina konstruktioner.
Annars är avvägningen för allt detta främst i att förlora de tidigare nämnda fördelarna med att bygga ett frontside-chip. Transistorskiktet är nu ungefär i mitten av chipet, snarare än i slutet. Detta innebär att traditionella felsökningsverktyg inte direkt kan peta i transistorlagret på ett färdigt chip för att testa det, och det finns nu 15 eller så lager av signalledningar mellan transistorlagret och kyltjänsten. Dessa är inte oöverstigliga utmaningar, eftersom Intels papper är noga med att lägga upp, utan var frågor som Intel var tvungen att lösa i sin design.
Tillverkbarhet är den andra uppsättningen av avvägningar som är involverade i att flytta till BS-PDN. Att bygga kraftlager på baksidan av en tärning är något som aldrig har gjorts förut, vilket ökar chansen att något går fel. Så kraftleveransen behöver inte bara fungera, utan den måste fungera utan att avsevärt minska spånutbytet eller på annat sätt göra chip mindre tillförlitliga. Men om alla dessa saker slår ut, kommer den extra ansträngningen att bygga kraftlager på baksidan av en wafer mer än upphävas av tids- och kostnadsbesparingarna genom att inte behöva leda ström in genom framsidan.
Intels tillagda rynkor: Carrier Wafers & Nano TSVs
Eftersom baksidans kraftleveransnätverk kommer att bli en branschstandardfunktion med tiden, har vi försökt att inte fokusera för mycket på Intels specifika implementering av BS-PDN/PowerVia. Men nu när vi har träffat grunderna i BS-PDN finns det ett par Intel-specifika implementeringsdetaljer värda att notera.
Först och främst använder Intel en bärarwafer som en del av sin konstruktionsprocess för att ge chipstyvhet. Bindad på framsidan av en PowerVia wafer efter att tillverkningen av den sidan är klar, är bärarwafern en dummy wafer som hjälper till att stödja chippet medan Intel spränger iväg på andra sidan. Eftersom den tvåsidiga spåntillverkningsprocessen polerar bort så mycket av den kvarvarande kiselskivan, finns det inte mycket strukturellt kisel för att hålla ihop det hela. Som Intel lätt skämtar, trots att detta är kisellitografi, finns det bara en liten mängd kisel kvar på skivan i slutet.
Den bärarskivan förblir i sin tur som en del av chipet resten av sitt liv. När chipfabbningen är klar kan Intel polera den bundna bärarskivan ner till den nödvändiga tjockleken. Observera att eftersom bärarskivan är på signalsidan av chipet, betyder det att den presenterar ytterligare ett lager av material mellan transistorerna och kylaren. Intels tekniker för att förbättra värmeöverföringen tar hänsyn till detta, men för PC-entusiaster som är vana vid transistorer i toppen av deras chip kommer detta att bli en betydande förändring.
Intels andra anmärkningsvärda detalj med deras implementering av BS-PDN: er är användningen av TSV:er för strömdirigering. I PowerVia finns det TSV:er i nanoskala (träffande namnet Nano TSV:er) i chipets transistorskikt. Detta i motsats till nedgrävda kraftskenor, vilket är vad branschpionjären IMEC har tittat på med sina BS-PDN.
Det långa och korta av saker är att medan kraftskenor fortfarande krävde att gå upp och över transistorskiktet för att leverera ström, tillåter användningen av TSV:er ström att levereras mer direkt till transistorskiktet. För Intel är detta en teknisk fördel som de är angelägna om att utnyttja, eftersom det slipper designa och bygga in den routing som krävs för nedgrävda kraftskenor.
