Intel avslöjar Rialto Bridge: andra generationens Xe-HPC-accelerator för att efterträda Ponte Vecchio

Med ISC High Performance 2022 som äger rum den här veckan i Hamburg, Tyskland, använder Intel den första personliga versionen av evenemanget på tre år för att erbjuda en uppdatering av tillståndet för sina planer för högpresterande/superdatorkisel. Den stora nyheten från showen i år är att Intel utser efterföljaren till Ponte Vecchio-acceleratorn, som företaget nu avslöjar som Rialto Bridge.

Intels GPU-team har tidigare förekommit på Intels färdplaner som “Ponte Vecchio Next”, och har utvecklat utvecklingen av Pontes efterträdare även när den första stora installationen av själva Ponte (Aurora Supercomputer) fortfarande håller på att stå upp. Som en del av företagets 3-åriga (ish) färdplan som leder till att CPU:er och acceleratorer konvergerar med Falcon Shores XPU, är Rialto Bridge den del som, om du ursäktar ordleken, kommer att överbrygga gapet mellan Ponte och Falcon, och erbjuda en utveckling av Pontes design som använder sig av nyare teknologier och tillverkningsprocesser.

Även om Intel inte erbjuder en fullständigt detaljerad teknisk nedbrytning så här tidigt i processen, pratar företaget på en hög nivå lite om specifikationer, samt tillhandahåller en rendering av det framtida chippet som tar bort allt tvivel om att det är en Ponte-efterträdare, visar att den består av dussintals brickor/chiplets i samma layout som Ponte. Den största förändringen som Intel pratar om idag är att de kommer att utöka det totala antalet Xe-beräkningskärnor från 128 på Ponte till maximalt 160 på Rialto Bridge – förmodligen genom att öka antalet Xe-kärnor i varje beräkningsplatta.

Utan några konkreta detaljer om tillverkningssidan av saken, bekräftar Intel åtminstone att Rialto kommer att använda nyare tillverkningsnoder för sin konstruktion, och ersätter sin nuvarande blandning av TSMC N7 (Link Tile), TSMC N5 (Compute) och Intel 7 (Cache) & Base) delar. Intel 4-processen förväntas komma online i år, så att använda den för att uppgradera basen och cachen skulle vara vettigt. Helst skulle Intel också vilja hoppa framåt på processnoder för beräkningsbrickorna också, möjligen genom att använda denna möjlighet att flytta produktionen av dessa brickor till Intel 4 – även om vi inte skulle räkna bort TSMC N4 heller.

Med det sagt, med risk för att läsa in för mycket i en enda renderare, har Rialto en märkbar skillnad från Ponte när det kommer till beräkningskärnorna: medan Ponte använde par av beräkningskärnor med en cachebricka emellan, skulle Rialto vid första anblicken verkar använda monolitiska plattor. Detta innebär att Intel har valt att integrera Rambo-cachen on-die med beräkningsbrickorna, och att de är villiga att skapa färre, större beräkningsplattor. Detta ger viss tilltro till idén att Intel tar över tillverkningen av datorplattor (eftersom de redan gör cachebrickorna), men vi måste se precis vad Intel tillkännager senare.

Intressant nog lovar Intel också mer I/O-bandbredd för Rialto – även om detta återigen är en mycket hög nivå (och ospecifik) detalj. Ponte är redan en av de första produkterna som levereras med PCIe 5.0-anslutning, och med PCIe 6.0-hårdvara som fortfarande är lite av, kan detta handla mer om on-chip-bandbredd än off-chip-bandbredd, eller om mängden tillgänglig bandbredd mellan acceleratorer som använder Intels Xe Link sammankoppling.

HBM3 är också en sko-in för Intels nästa generations accelerator, med tanke på att den redan börjar levereras med acceleratorer i år. HPC-acceleratorer nästan lever och dör baserat på minnesbandbredd, så vi förväntar oss att det skulle vara det första Intel tittade på för Rialto. Och det skulle stämma överens med Intels obekvämt formulerade “More GT/s” eftersom minnesbandbredd ofta mäts i gigaöverföringar.

Slutligen uppger Intel att Rialto kommer att baseras på en nyare version av Open Accelerator Module (OAM) socket-specifikationen, vilket är särskilt anmärkningsvärt eftersom nästa version av OAM ännu inte har tillkännages. Utan fler detaljer verkar den största differentierande faktorn vara stödd effekt – medan OAM 1.x tillåter moduler att dra upp till 700 watt, talar Intel om att göra upp till 800 watt på en Rialto-modul. Vilket, på gott och ont, överensstämmer med ökningen av strömförbrukningen för de högst presterande versionerna av nästa generations HPC-acceleratorer, och är en stor faktor i övergången till vätske- och nedsänkningskylning för avancerad hårdvara.

Totalt sett siktar Intel på en 30% ökning av “applikationsnivå”-prestanda med Rialto-bryggan. Vilket vid en första rodnad inte är en stor vinst, men det är också för en del som kommer ut ungefär ett år efter den ursprungliga Ponte Vecchio. Ökningen på 25 % i antalet Xe-kärnor innebär att det mesta av denna prestandahöjning bör levereras av den extra hårdvaran i motsats till klockhastighetsförändringar, men eftersom Intel citerar verkliga prestandaförväntningar i motsats till bara teoretisk genomströmning, skulle vi Inte bli alltför förvånad om Rialtos specifikationer på papper fortfarande var lite rikare. Intel lovar också att Rialto ska vara effektivare än Ponte, vilket till nominellt värde är ett rimligt påstående eftersom prestandan borde gå upp snabbare än strömförbrukningen.

Enligt Intels färdplan är planen att Rialto Bridge ska börja provtagningen i mitten av 2023. Med tanke på Intels problem med att få ut Ponte Vecchio i tid – du kan fortfarande inte få det om du inte är Aurora – skulle detta vara en förvånansvärt snabb handläggningstid för Intel. Men samtidigt, eftersom dessa är pipelined design med en mycket stark arkitektonisk likhet, idealiskt sett kommer Intel inte att uppleva nästan lika många barnsjukdomar med Rialto som de har Ponte. Men som alltid får vi se vad som faktiskt händer nästa år när Intel är närmare att leverera sin nästa accelerator.

Alla vägar leder till Falcon Shores

Med tillägget av Rialto Bridge till Intels HPC-planer ser företagets nuvarande färdplan för kisel ut som följande:

Både de HBM-utrustade Xeon- och HPC-acceleratorlinjerna kommer att slås samman 2024 med Intels första flexibla XPU, Falcon Shores. Falcon Shores tillkännagavs först vid Intels vinterinvesterarmöte tidigare i år, och kommer att vara Intels första produkt som tar högpresterande CPU- och GPU-plattor till sin logiska slutsats genom att tillåta ett konfigurerbart antal av varje britstyp. Som ett resultat omfattar Falcon Shores inte bara blandade CPU/GPU-designer, utan också (relativt) rena CPU- och GPU-designer, vilket är anledningen till att det är efterföljaren till både Intels HPC CPU:er och HPC GPU:er.

För dagens evenemang erbjuder Intel inga ytterligare detaljer om Falcon Shores – så företaget talar fortfarande om att sikta på 5x ökningar av allt från energieffektivitet till beräkningstäthet och minnesbandbredd. Hur de tänker åstadkomma det, förutom att förlita sig på sin planerade förpackning och delade minnesteknologier, återstår att se. Men den här uppdateringen ger en bättre bild av var Falcon Shores kommer att passa in i Intels produktkarta, genom att ge en titt på hur de nuvarande HBM-Xeon- och Xe-HPC-produkterna kommer att smälta in i den.

I slutändan kvarstår Falcon Shores som Intels maktspel för HPC-industrin. Företaget satsar på att att kunna leverera en tätt integrerad (men fortfarande sida vid sida och flexibel) upplevelse med ett unikt API för alla kommer att vara det som ger dem ett försprång på HPC-marknaden, vilket sätter dem före traditionella GPU-baserade acceleratorer. Och om de kan leverera på de planerna så kommer 2024 att bli ett mycket intressant år i den högpresterande datorbranschen.